5장 디지털 회로 학습 - 동기 D 플립플롭

1. 동기식 D 플립플롭
 RS 플립플롭(http://alnova2.tistory.com/541)은 R=1, S=1입력시 논리적 오류 상태(Q=0,Q'=0)인 금지 상태가 있다는 것과 외부에서 R, S 입력시 수시로 출력이 바뀐다는 단점이 있다. 이 단점을 극복하기 위해서 개발된게 동기식 D 플립플롭이다. (http://alnova2.tistory.com/541 에서 설명한 CP가 들어간 RS 플립플롭은 CP가 1일 경우에만 해당 값이 설정된다. 이 "동기" 라는 기능에 R,S 값의 논리적 오류 상태를 극복한게 D 플립플롭이라고 생각하면 된다.)
 1) 비동기 D 플립플롭

   RS 플립플롭의 금지 상태를 방지한 것으로 RS를 NOT으로 입력하게 되어 D를 1 또는 0으로 설정하게 되면 SET, RESET 상태만 설정되게 된다.
 2) 동기 D 플립플롭
  비동기 D 플립플롭에 AND 게이트를 이용하여 Enable (또는 CP)를 넣은 것으로 E가 1일 경우에 Q가 변경된다.

2. 회로 부품 설명
 1) 74LS02 (NOR Gate)
  - http://alnova2.tistory.com/541 참고
 2) 74LS04(NOT Gate)

3) 74LS08 (AND Gate)

3. 회로도

4. 회로 실습

 - 납땜전

 - 납땜후

  - 실험

  1) D=0, E=1 상태에서는 Q=0, Q'=1 인 상태로 SET 된다
  2) D=0, E=0 상태로 변경하면 Q 상태는 유지되고 Enable=0 이 된다.
  3) D=1, E=0 상태로 변경하면 Enable=0이기 때문에 Q의 상태는 변화하지 않는다.
  4) D=1, E=1 상태로 변경하면 Enable=1이기 때문에 D의 상태값이 Q로 반영 된다.
  5) D=1, E=0 상태로 변경하면 Q상태는 유지되고 Enable=0이 된다.
  6) D=0, E=0 상태로 변경하면 Enable=0이기 떄문에 D에 따라 Q 상태가 변하지 않는다. (Q=1)
 - E=0, D=0으로 전원을 켜게 되면 출력이 무었이 나올지 모른 상태가 일시적으로 발생한다. (RS 플립플롭에 R=0, S=0 상태로 전원 인가)